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RTL級設計的基本要素和步驟是什么

CHANBAEK ? 來源:志芯 ? 作者:ack Xu ? 2023-01-17 16:57 ? 次閱讀

邏輯綜合的含義是什么?

綜合(Logic Synthesize)是指將HDL語言、原理圖等設計輸入翻譯成由與、或、非門等基本邏輯單元組成的門級連接(網表),并根據設計目標與要求(約束條件)優化所生成的邏輯連接,輸出門級網表文件。RTL級綜合指將RTL級源代碼翻譯并優化為門級網表。

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RTL級設計的基本要素和步驟是什么

時鐘域描述:描述所使用的所有時鐘,時鐘之間的主從與派生關系,時鐘域之間的轉換。

時序邏輯描述(寄存器描述):根據時鐘沿的變換,描述寄存器之間的數據傳輸方式。

組合邏輯描述:描述電平敏感信號的邏輯組合方式與邏輯功能。 書中推薦的設計步驟。

功能定義與模塊劃分:根據系統功能的定義和模塊劃分準則劃分各個功能模塊。

定義所有模塊的接口:首先清晰定義每個模塊的接口,完成每個模塊的信號列表,這種思路與Modular Design(模塊化設計方法)一致,利于模塊重用、調試、修改。

設計時鐘域:根據設計的時鐘復雜程度定義時鐘之間的派生關系,分析設計中有哪些時鐘域,是否存在異步時鐘域之間的數據交換;對于PLD器件設計,還需要確認全局時鐘是否使用PLL/DLL完成時鐘的分頻、倍頻、移相等功能,哪些時鐘使用全局時鐘資源布線,哪些時鐘使用第二全局時鐘資源布線;全局時鐘的特點是:幾乎沒有Clock Skew(時鐘傾斜),有一定的Clock Delay(時鐘延遲),驅動能力最強;第二全局時鐘的特點是:有較小的Clock Shew,較小的Clock Delay,時鐘驅動能力較強。

考慮設計的關鍵路徑:關鍵路徑是指設計中時序要求最難以滿足的路徑,設計的時序要求主要體現在頻率、建立時間、保持時間等時序指標上,;在設計初期,設計者可以根據系統的頻率要求,粗略的分析出設計的時序難點(如最高頻率路徑、計數器的最低位、包含復雜組合邏輯的時序路徑等),通過一些時序優化手段(如Pipeline、Retiming、邏輯復制等)從代碼上緩解設計的時序壓力,這種方法比依靠綜合與布線工具的自動優化有效的多。

頂層設計:RTL設計推薦使用自頂而下的設計方法,因為這種設計方法與模塊規劃的順序一致,而且更有利于進行Modular Design,可以并行開展設計工作,提高模塊復用率。

FSM設計:FSM是邏輯設計最重要的內容之一。

時序邏輯設計:首先根據時鐘域規劃好寄存器組,然后描述各個寄存器組之間的數據傳輸方式。

組合邏輯設計:一般來說,大段的組合邏輯最好與時序邏輯分開描述,這樣更有利于時序約束和時序分析,使綜合器和布局布線器達到更好的優化效果。

常用的復位方式有哪些

同步復位:當時鐘上升沿檢測到復位信號,執行復位操作(有效的時鐘沿是前提)。always @ ( posedge clk )。優點:有利于仿真器仿真;可以使所設計的系統成為 100% 的同步時序電路,有利于時序分析,而且可綜合出較高的 Fmax;由于只在時鐘有效電平到來時才有效,所以可以濾除高于時鐘頻率的復位毛刺。缺點:復位信號的有效時長必須大于時鐘周期,才能真正被系統識別并完成復位任務。同時還要考慮諸如 clk skew 、組合邏輯路徑延時 、復位延時等因素(所以復位信號有時需要脈沖展寬,用以保證時鐘有效期間有足夠的復位寬度);由于大多數的邏輯器件的目標庫內的 DFF 都只有異步復位端口,所以,倘若采用同步復位的話,綜合器就會在寄存器的數據輸入端口插入組合邏輯,這樣就會一方面額外增加FPGA內部的邏輯資源,另一方面也增加了相應的組合邏輯門時延。

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異步復位它是指無論時鐘沿是否到來,只要復位信號有效,就對系統進行復位。always @ ( posedge clk or negedge rst_n );優點:大多數目標器件庫的 DFF 都有異步復位端口,那么該觸發器的復位端口就不需要額外的組合邏輯,這樣就可以節省資源;設計相對簡單;異步復位信號識別方便(電路在任何情況下都能復位而不管是否有時鐘出現)。缺點:最大的問題在于它屬于異步邏輯,問題出現在復位釋放時,而不是有效時,如果復位釋放接近時鐘有效沿,則觸發器的輸出可能進入亞穩態(此時 clk 檢測到的 rst_n 的狀態就會是一個亞穩態,即是0是1是不確定的),從而導致復位失敗??赡芤驗樵肼暬蛘呙淘斐商摷購臀恍盘?比如以前的游戲機玩到一半突然復位)(注意:時鐘端口、清零和置位端口對毛刺信號十分敏感,任何一點毛刺都可能會使系統出錯,因此判斷邏輯電路中是否存在冒險以及如何避免冒險是設計人員必須要考慮的問題);靜態時序分析比較困難。對于 DFT設計,如果復位信號不是直接來自于 I/O 引腳,在 DFT 掃描和測試時,復位信號必須被禁止,因此需要額外的同步電路。

為什么推薦使用異步復位同步釋放

推薦的復位電路設計方式是異步復位,同步釋放。同步釋放的意思就是在正式進入func模式時在寄存器前面多打一拍,這樣可以規避亞穩態風險。異步復位就是復位信號可以直接不受時鐘信號影響,在任意時刻只要是低電平就能復位,即復位信號不需要和時鐘同步。同步釋放讓復位信號取消的時候,必須跟時鐘信號同步,即剛好跟時鐘同沿。

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復位的主要目的是使芯片電路進入一個已知的,確定的狀態。主要是觸發器進入確定的狀態。在一般情況下,芯片中的每個觸發器都應該是可復位的。

recovery time即恢復時間,撤銷復位時,恢復到非復位狀態的電平必須在時鐘有效沿來臨之前的一段時間到來,才能保證時鐘能有效恢復到非復位狀態,此段時間為recovery time。類似于同步時鐘的setup time。這個針對是本周期的RD的“恢復到非復位狀態的電平”。

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什么是RTL建模

此級別的建模使用編程語句和運算符表示數字功能。RTL模型是功能模型,不包含有關如何在硅中實現該功能的詳細信息。由于這種抽象,復雜的數字功能可以比在詳細的門級更快速、更簡潔地建模。RTL模型的仿真速度也大大快于門級和開關級模型,這使得驗證更大、更復雜的設計成為可能。

例如二選一選擇器的RTL模型:

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對應的門級電路是:

poYBAGPGYq6ADkwBAAAru773ecU488.png

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    發表于 03-07 11:28 ?22次下載

    RTL8111ERTL8105E應用參考電路pdf下載

    RTL8111ERTL8105E應用參考電路
    發表于 03-07 11:24 ?40次下載

    物聯網生態系統的核心的四個基本要素解析

    認真分析可以發現,物聯網生態系統的核心實際上相當簡單,主要由四個基本要素組成,即產品、連網層、應用層云。
    的頭像 發表于 12-21 16:28 ?4838次閱讀

    雙向可控硅幾大基本要素解析_雙向可控硅導通條件

    雙向可控硅為三端雙向可控硅開關,亦稱為雙向晶閘管或雙向可控硅。本文主要介紹了雙向可控硅幾大基本要素解析、雙向可控特性用途、使用注意事項以及雙向可控硅的導通條件。
    發表于 12-15 13:12 ?4.4w次閱讀
    雙向可控硅幾大<b>基本要素</b>解析_雙向可控硅導通條件

    RTL8139C RTL8139C-LF RTL8139CL RTL8139CL-LF

    RTL8139C RTL8139C-LF RTL8139CL RTL8139CL-LF
    發表于 10-25 14:48 ?20次下載
    <b>RTL</b>8139C <b>RTL</b>8139C-LF <b>RTL</b>8139CL <b>RTL</b>8139CL-LF

    抗干擾設計,基本要素離不開這三個

    形成干擾的基本要素有三個:(1)干擾源,指產生干擾的元件、設備或信號,用數學語言描述如下:du/dt,di/
    的頭像 發表于 09-07 15:07 ?1.6w次閱讀

    Verilog的語言要素

    本章介紹Verilog HDL的基本要素,包括標識符、注釋、數值、編譯程序指令、系統任務系統函數。另外,本章還介紹了Verilog硬件描述語言中的兩種數據類型。 3.1 標識符
    發表于 02-11 17:01 ?1405次閱讀
    Verilog的語言<b>要素</b>

    RTL8196D+RTL8192ER

    請問哪位大神有RTL8196D+RTL8192ER的SDKHDK?硬件,軟件開發資料。
    發表于 09-20 15:49

    關于RTL仿真仿真求助~

    `剛剛本科畢業,假期導師要求做一個設計。實驗室沒有做過FPGA的學長只好問網上的各位了。寫好的FPGA代碼進行RTL仿真波形是符合要求的,如下圖。但是做門仿真的時候,時序就不對了,變成了這樣
    發表于 08-06 12:12

    機器視覺中光源選型的基本要素

    在機器視覺中,獲得一張高質量的可處理圖像至關重要。機器視覺系統之所以成功,首先要保證圖像質量好,特征明顯。反之,如果圖像質量不好,特征不明顯,會使機器視覺系統變得不可靠或魯棒性不高,甚至導致項目失敗。因此,光源選擇技能是必須的,下面為大家介紹光源選型的基本要素
    發表于 07-28 12:23 ?1310次閱讀

    SPWM波的基本要素

    SPWM波的基本要素,感興趣的小伙伴們可以看看。
    發表于 07-26 11:11 ?6次下載

    求推薦與IC設計中RTL相關的書籍!

    最近需要參加一個辯論,其主題為“RTL功能測試結束的定義是什么,對于設計意味著什么?在RTL測試結束后,可以認為達到了設計要求?!?,現在手頭上搜不到資料,想請教一下大家,應該看什么資料,謝謝大家啦!
    發表于 04-09 13:30

    RTL的功能仿真結果系統建模仿真的結果比較

    我是做數字濾波器的,別人從系統進行建模、仿真來完成設計,我從RTL開始對其設計進行 驗證。進行仿真時,兩者結果是否相等嗎?如果可以存在差異,其影響因素是什么?允許的誤差范圍是多少呢?
    發表于 12-08 14:46

    RTL仿真與門仿真

    本人最近用verilog代碼寫了一個DDS正弦波發生器,RTL仿真波形正確,但門仿真出現毛刺,不知道該如何去掉這些毛刺?我用的是quartus ii 15.0,一開始沒分清各種仿真,編譯完后就直接
    發表于 08-08 22:57

    PCB設計基本要素

    syj工程編寫的PCB設計基本要素
    發表于 12-13 14:05

    給出一個RTL電路圖,怎樣分析用行為描述……

    給出一個RTL電路圖,我想用行為描述出來,怎樣分析
    發表于 10-13 17:06

    RTL代碼仿真代碼的區別

    RTL代碼仿真代碼的區別,哪些verilog語句是可綜合的??哪些不能??
    發表于 07-21 13:08

    RTL8308+RTL4204交換機原理圖

    RTL8308+RTL4204交換機原理圖 RTL8308電路原理圖 RTL4204 原理圖
    發表于 10-18 16:35 ?479次下載

    完全RTL的故障數目預測及故障覆蓋率計算

     在超大規模集成電路設計過程中,門故障仿真通常因仿真速度太慢而不能滿足市場需求,因此近年來寄存器傳輸(RTL) 故障仿真成了一個研究熱點1 已有的RTL 的故障模型故障
    發表于 07-17 16:34 ?15次下載

    正弦脈寬調制(SPWM)波的基本要素

    正弦脈寬調制(SPWM)波的基本要素摘要:本文以電工學正弦理論為基礎;以經典的自然采樣法為依托;以電子變流技術為研究對象,全面闡述了SPWM波的基本特征與個
    發表于 05-12 16:35 ?72次下載

    RTL,RTL是什么意思

    RTL,RTL是什么意思 電阻晶體管邏輯電路 RTL電路-電
    發表于 03-08 11:19 ?1.3w次閱讀

    Realtek RTL系列網卡最新驅動6.41升

    Realtek RTL系列網卡最新驅動6.41升版.zip
    發表于 01-26 14:31 ?2次下載

    基于FPGA的RTLUSB2.0協議層設計與實現

    文中重點闡述了用VerilogHDL 語言對USB2.0 協議層關鍵模塊的RTL 設計驗證工作,并在XILINX ISE 軟件平臺上進行了FPGA 綜合。通過在ModelSim6.1 上仿真ISE7.1上綜合結果表明本文設計
    發表于 12-14 09:45 ?47次下載

    正弦脈寬調制(SPWM)波的基本要素

    正弦脈寬調制(SPWM)波的基本要素&nbsp;摘要:本文以電工學正弦理論為基礎;以經典的自然采樣法為依托;以電子變流技術為研究對象,&nbsp;&nbsp;&
    發表于 11-14 11:57

    靜物素描的基本要素與質感表現方法

    靜物素描的基本要素與質感表現方法靜物素描的基本要素與質感表現方法 復習 三大面:亮面、灰面、暗面 五大調:高光、中間色、明暗交界線、反光、投影 蘋果:蘋果接近球體的水果,寫生時,先不要顧及蘋果本色
    發表于 09-25 13:32

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    被吊起来双腿大张供人玩弄

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